Module Verilog_parsing.LabelsSource

Sourcetype wirespec =
  1. | WS_NORMAL
  2. | WS_UNRESOLVED
Sourceval wirespec_to_string : wirespec -> string
Sourceval wirespec_to_rep : wirespec -> string
Sourcetype gate =
  1. | BUFIF0
  2. | BUFIF1
  3. | CMOS
  4. | NMOS
  5. | PMOS
  6. | NOTIF0
  7. | NOTIF1
  8. | PULLDOWN
  9. | PULLUP
  10. | RCMOS
  11. | RNMOS
  12. | RPMOS
  13. | RTRAN
  14. | RTRANIF0
  15. | RTRANIF1
  16. | TRAN
  17. | TRANIF0
  18. | TRANIF1
Sourceval gate_to_string : gate -> string
Sourceval gate_to_rep : gate -> string
Sourcemodule OverloadOperator : sig ... end
Sourcemodule AssignmentOperator : sig ... end
Sourcemodule IncOrDecOperator : sig ... end
Sourcemodule UnaryOperator : sig ... end
Sourcemodule BinaryOperator : sig ... end
Sourcemodule TimingCheck : sig ... end
Sourcemodule SystemTask : sig ... end
Sourcemodule Qualifier : sig ... end
Sourcemodule NetType : sig ... end
Sourcemodule PortDirection : sig ... end
Sourcemodule Gate : sig ... end
Sourcemodule DataType : sig ... end
Sourcemodule Expression : sig ... end
Sourcemodule EventExpression : sig ... end
Sourcemodule PropertyExpression : sig ... end
Sourcemodule SequenceExpression : sig ... end
Sourcemodule JoinSpec : sig ... end
Sourcemodule Statement : sig ... end
Sourcemodule CompilerDirective : sig ... end
Sourcemodule Strength : sig ... end
Sourcemodule SimpleImmediateAssertion : sig ... end
Sourcemodule ConcurrentAssertion : sig ... end
Sourcemodule ModuleSpec : sig ... end
Sourcemodule AlwaysSpec : sig ... end
Sourcemodule BinsSpec : sig ... end